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星期一, 10月 02, 2006

 

Design a RISC CPU

最近在練習用Verilog寫一個15個 instrutions的 RISC CPU, 感覺沒想像中難, 目前完成 load/save value from/to memory兩個指令,現在在將 CPU<->Memory這兩者切割開來,也就是CPU會花數個clock來等待 read/write memory(之前是用一個大reg陣列來模擬memory, 讀/寫mem不花clock)

另外原來ModelSIM也可以做所謂的single step單步執行,那還真的是很像在做一般的 coding, 不過當然啦, 真正的 HW Designer應該會對這種想法嗤之以鼻,我想這也就是新手跟高手的差別.
前幾天去澎湖玩的時後跟同團的人聊天,他是Philip的FAE,他問我主要用甚麼language,我說C,他笑著說時代都沒在進步,他以前就是學Turbo C的,我只有微笑著說是啊,也沒有在多說甚麼.

很簡單的一句話就顯示出他在 programming方面的經歷了.同樣的道理,就算我把15個inst. RISC CPU寫出來,再跟去經驗豐富的IC Designer說我寫過 Verilog, 我想他也許只會微笑著說不錯啊...

雖然如此,這個CPU還是要完成.

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