gen2linux的blog

最近在K "Modern VLSI Design" ...大概把所有VLSI的topic都講了,包山包海,從低階的製程,電晶體,邏輯閘組成,繞線佈局等等所可能遇到的問題(例如功率,延遲,與寄生電容blahblah),到高階的HDL,狀態機等topic都有講述......
果然一個小小的 Verilog不代表甚麼, post-simulate才是真功夫...
ps.靠,電子學都忘光了

以前在補習班上生物課時,楊霑老師講到
觀察蛙卵外層有"卵膠膜"...
強者我同學說
"男廁所小便池那有掉很多"
那一節課他被轟出去
從此以後老師就改口說"蛙卵外層的膠質膜"....

把 CPU <-> memory給分離開了.

CPU跟 memory(controller)之間有條 Enable跟 Busy線, CPU以Enable線告知 memory該工作了,之後CPU在時脈正緣持續檢查 Busy線是否為0, 若是表memory動作結束,且CPU就將Enable歸0;若Busy為1表memory還在工作,則CPU無動作.

memory在時脈負緣檢查, 若發現Enable為1則開始工作,將Busy設為1, 在工作結束後將Busy設為0,並在下一個時脈負緣期待Enable被設為0.

這樣子的話 CPU可以不必預設 memory(controller)將要花幾個clock才能結束動作, 如此一來要套真正的 memory硬體的話我想應該就比較容易一點了 XD

在這我學到時脈設計的重要, CPU跟 memory用正負緣錯開來避免 race condition

最近在練習用Verilog寫一個15個 instrutions的 RISC CPU, 感覺沒想像中難, 目前完成 load/save value from/to memory兩個指令,現在在將 CPU<->Memory這兩者切割開來,也就是CPU會花數個clock來等待 read/write memory(之前是用一個大reg陣列來模擬memory, 讀/寫mem不花clock)

另外原來ModelSIM也可以做所謂的single step單步執行,那還真的是很像在做一般的 coding, 不過當然啦, 真正的 HW Designer應該會對這種想法嗤之以鼻,我想這也就是新手跟高手的差別.
前幾天去澎湖玩的時後跟同團的人聊天,他是Philip的FAE,他問我主要用甚麼language,我說C,他笑著說時代都沒在進步,他以前就是學Turbo C的,我只有微笑著說是啊,也沒有在多說甚麼.

很簡單的一句話就顯示出他在 programming方面的經歷了.同樣的道理,就算我把15個inst. RISC CPU寫出來,再跟去經驗豐富的IC Designer說我寫過 Verilog, 我想他也許只會微笑著說不錯啊...

雖然如此,這個CPU還是要完成.